UiMOR – UC रिव्हरसाइड मॉडेल ऑर्डर रिडक्शन टूल सूट आवृत्ती 1.0

Original source:https://intra.ece.ucr.edu/~stan/project/uimor/uimor_main.htm

मुख्य अन्वेषक:

• Dr. Sheldon Tan (PI)
• Department of Electrical Engineering,
• University of California – Riverside
• Email: [email protected]
• Web: www.ece.ucr.edu/~stan

पदवीधर विद्यार्थी:

Hai Wang, Duo Li, Boyuan Yan

प्रकल्प वर्णन

लेआउट नंतरच्या टप्प्यावर पडताळणी प्रक्रियेला चालना देण्यासाठी मूळ सर्किट्सची अचूकता जपून इंटरकनेक्ट सर्किटची जटिलता कमी करणे म्हणजे जटिलता कमी करणे. सर्किट इंटरकनेक्ट्स, सब्सट्रेट्स, पॅकेजेसच्या भौतिक वास्तविकतेचे मॉडेल करण्यासाठी आवश्यक असलेल्या परजीवी घटकांच्या वाढीव संख्येने (प्रतिरोध, कॅपेसिटन्स, सेल्फ आणि म्युच्युअल इंडक्टन्स) परजीवी निष्कर्षण आणि पोस्ट-लेआउट सिम्युलेशनमधील उदयोन्मुख अंतर भरून काढते (आकृती 1 पहा). सर्किट कॉम्प्लेक्सिटी रिडक्शन अपरिहार्य बनते कारण नॅनोमीटर इंटिग्रेटेड सर्किट्सची जटिलता, विशेषत: अपरिहार्य इंटरकनेक्ट परजीवी अतिशय वेगाने (जवळजवळ वेगाने) वाढतात. 100nm पेक्षा कमी तंत्रज्ञान पुढे जात असताना आवाज, सिग्नल इंटिग्रिटी, क्रॉस कपलिंग, अगदी क्वांटम इफेक्ट्स यांसारख्या वाढत्या डिझाईन चिंतांच्या अचूक पडताळणीसाठी भौतिक प्रभावांच्या बारीक पातळीचे निरीक्षण करण्याच्या आवश्यकतांद्वारे हे चालते. मोठ्या प्रमाणात काढलेले परजीवी आजच्या SPICE-स्तरीय व्यावसायिक सिम्युलेशन साधनांच्या कार्यक्षमतेत लक्षणीय घट करू शकतात. अत्याधिक सिम्युलेशन वेळेमुळे दीर्घ डिझाइन वेळ आणि मोठ्या सिम्युलेशन टूलचे बजेट होते.

रेखीय इंटरकनेक्ट सर्किट्ससाठी कमी करण्याच्या तंत्रांचा पूर्वी सखोल अभ्यास केला गेला आहे आणि अनेक तंत्रे प्रस्तावित केली गेली आहेत. परंतु विद्यमान तंत्र जसे की मोमेंट-मॅचिंग आधारित पद्धती प्रामुख्याने डिजिटल सर्किट्समधील इंटरकनेक्ट विलंब आणि कपलिंग नॉईजची गणना करण्यासाठी वापरली जातात. मॉडेलिंग अॅनालॉग, मिश्रित-सिग्नल आणि RF सर्किट्ससाठी आवश्यक असलेल्या विस्तृत वारंवारता श्रेणींसाठी त्या तंत्रांमध्ये अचूकतेचा अभाव आहे. तसेच सर्किट मॅट्रिक्स फॉरमॅटमधील कमी केलेली मॉडेल्स सामान्य सर्किट लेव्हल SPICE फॉरमॅटशी सुसंगत सर्किट-लेव्हल फॉरमॅटमध्ये सहजपणे बदलू शकत नाहीत. केवळ इंटरकनेक्ट्सच्या विलंब आणि आवाजांची गणना करण्यासाठी त्या कमी करण्याच्या पद्धती विद्यमान वेळ विश्लेषण साधनांसह एकत्रित केल्या पाहिजेत. आत्तापर्यंत, प्रमुख EDA कंपन्या स्टँड-अलोन रिडक्शन टूल्स ऑफर करत नाहीत, जरी या उदयोन्मुख मार्केटला संबोधित करण्यासाठी स्टार्टअप प्रयत्न चालू आहेत.

UiMOR हे UC रिव्हरसाइड येथे MSLAB द्वारे विकसित केलेले सर्किट कॉम्प्लेक्सिटी रिडक्शन टूल आहे. UiMOR हे स्टँड-अॅंग सर्किट कॉम्प्लेक्सिटी रिडक्शन टूल आहे. हे वाइडबँड फ्रिक्वेन्सी रेंजसाठी अचूकतेच्या नगण्य नुकसानासह घट अचूक करू शकते आणि अॅनालॉग/मिश्र-सिग्नल/मेमरी डिझाइनसाठी योग्य आहे. हे डिजिटल सर्किट्समध्ये पारंपारिक विलंब आणि आवाजाच्या गणनेसाठी देखील चांगले कार्य करते.

नेटलिस्टमधील डेटाचे प्रमाण कमी करणे हे UiMOR चे उद्दिष्ट आहे; मेमरी फूटप्रिंट कमी करणे. परिणामी, ते सिम्युलेशन अचूकता कमी न करता सिम्युलेशनची गती वाढवू शकते. UiMOR RC/RLC सर्किट्स म्हणून मॉडेल केलेले इंटरकनेक्ट सर्किट्स घेऊ शकते आणि SPICE फॉरमॅटमध्ये कमी केलेले RC/RLC सर्किट तयार करते. डिझाइनर इच्छित वारंवारता श्रेणी निर्दिष्ट करू शकतात ज्यामध्ये कमी केलेले मॉडेल अचूक कपात करण्यासाठी त्याच्या “एनालॉग” मॉडेलमध्ये अचूक असतील.

UiMOR मध्ये विद्यमान कपात तंत्रांपेक्षा अनेक वैशिष्ट्ये आणि फायदे आहेत:

• खरोखर SPICE-इन, SPICE-आउट कमी करण्याचे तंत्र आणि SPICE सुसंगत आहेत.
• विद्यमान पोस्ट-लेआउट सत्यापन प्रवाहासह अखंडपणे फिट व्हा.
• डिजिटल, अॅनालॉग/मिश्र-सिग्नल/RF सर्किट डिझाइनसाठी प्रथम वाइड-बँड कमी करण्याचे तंत्र.
• 10-100X रिडक्शन रेशो मिळवू शकतो आणि अगदी लहान अचूकतेच्या नुकसानासह आरसी सर्किट्ससाठी अत्यंत कार्यक्षम आहे.
• दशलक्ष नोड्ससह इंटरकनेक्ट सर्किट्स कमी करण्यासाठी खूप स्केलेबल आणि कार्यक्षम.

UiMOR मध्ये विकसित केलेल्या कपात तंत्रांमध्ये VLSI चिप डिझाइन समुदायावर तात्काळ प्रभाव पाडण्याची क्षमता आहे कारण ते VLSI चिप डिझाइनची पडताळणी वेळ कमी करू शकते, विशेषतः अॅनालॉग, मिश्रित-सिग्नल आणि RF सर्किट्ससाठी, लेआउटनंतरच्या टप्प्यात. कमी झालेला सिम्युलेशन वेळ थेट सुधारित कार्यक्षमतेमध्ये अनुवादित करू शकतो आणि सिम्युलेशन टूल बजेट आणि एकूण डिझाइन खर्चात बचत करू शकतो कारण काही परवाने आवश्यक आहेत आणि प्रत्येक डिझाइनसाठी अधिक सिम्युलेशन रन केले जाऊ शकतात.

UCR मधील VSCLAB प्रगत सर्किट कॉम्प्लेक्सिटी रिडेक्शन तंत्रांवर संशोधन प्रयत्नांचे नेतृत्व करत आहे आणि आम्ही गेल्या काही वर्षांत अनेक प्रगत सर्किट रिडक्शन तंत्र विकसित केले आहेत. UiMOR विशेषत: अॅनालॉग/मिश्र-सिग्नल/मेमरी/FPGA डिझाईन्समधील घट समस्यांचे निराकरण करण्यासाठी विकसित केले गेले होते आणि आम्हाला आशा आहे की ते CAD संशोधन, विकास आणि सर्किट डिझाइन समुदायांना दृश्यमान फायदे मिळवून देऊ शकेल.

सॉफ्टवेअर डाउनलोड

सॉफ्टवेअर पॅकेज, ज्यामध्ये UiMOR v1.0 ची एक्झिक्युटेबल (redhat Linux 2.6.18-53.1.4.e15 आवृत्ती) आवृत्ती, वापरकर्ता मॅन्युअल आणि काही उदाहरणे येथे आढळू शकतात.

कृपया UiMOR संबंधी कोणतीही समस्या, बग आणि टिप्पणी शेल्डन टॅनला [email protected] वर पाठवा.

संबंधित प्रकाशने

B1. Sheldon X.-D. Tan and Lei He, Advanced Model Order Reduction Techniques for VLSI Designs, Cambridge University Press, 2007, ISBN-13 978-0-521-86581-4, ISBN-10 0-521-86581.